碳化硅（SiC）凭借其优异的材料特性，在服务器、工业电源等关键领域掀起技术变革浪潮。本教程聚焦 SiC 尤其是 SiC JFET 系列器件，从碳化硅如何重构电源设计逻辑出发，剖析其在工业与服务器电源场景的应用价值。
我们已经介绍了碳化硅如何革新电源设计、工业与服务器电源。
三种替代 Si 和 SiC MOSFET的方案。
本文为第三篇，将介绍SiC Cascode JFET的动态特性、SiC Combo JFET的应用灵活性。
SiC CJFET: 性价比优势
对于当前市场上任意给定的半导体封装，CJFET 始终能提供最低的导通电阻 RDS(on)。您无需并联多个器件来提升性能，从而节省宝贵的 PCB 空间。
安森美（onsemi）采用 TOLL 封装的 750 V UJ4SC075005L8S CJFET 在 25°C 时的 RDS(on)仅为 5.4 mΩ。相比之下，竞品器件即使额定电压仅达 600 V 或 650 V，其 RDS(on)仍可能高达该值的十倍之多。
正得益于这一显著的导通电阻优势，安森美的 EliteSiC CJFET 如今在成本与性能两方面，均能有力地与硅基超结 MOSFET（Superjunction MOSFET）展开有力竞争。
SiC Cascode JFET 的动态特性
SiC CJFET的工作机制如下：在器件导通阶段，向低压硅 MOSFET（LVMOS）的栅极施加 12 V 至 15 V 的正向驱动电压，使其沟道导通。在此期间，阻抗很低，其漏源电压 VDS迅速降至 0V。而恰好 0V 即为 SiC JFET 的导通电压，因此器件也随之导通。
在关断阶段，将 LVMOS 电压置为 0V。漏极偏置电压会通过 SiC JFET 传递，导致 LVMOS 的漏源电压 VDS升高。这种电压反转会充当 JFET 的栅极驱动信号，当 LVMOS 的 VDS超过 SiC JFET 的阈值电压时，JFET 的导电沟道被夹断（pinch-off），从而阻断系统中剩余的全部高压。
相比SiC MOSFET，具备极低的关断开关损耗
除了导通电阻和导通损耗的优势外，安森美SiC CJFET器件在开关模式应用中，相较于SiC MOSFET，关断能量损耗（Eoff）和导通能量损耗（Eon）也具有显著优势。
下方图表展示了某竞品厂商的 SiC MOSFET、安森美的 NTBG023N065M3S SiC MOSFET，以及安森美的 UJ4SC075018B7S SiC CJFET 的实测开关损耗数据。为确保测试公平性，在 40 A 关断电流条件下，各被测器件的续流二极管电压过冲保持一致。
在 0 A 至 80 A 范围内，配合使用 330 pF 的缓冲电路，CJFET 在关断开关损耗方面具有显著优势。在 40 A 电流下，其关断损耗几乎比竞品低 5倍。
这种优异的关断损耗性能在导通损耗方面略有代价—— CJFET 的导通损耗确实高于竞品器件，这是由于 CJFET 内部增加了额外的电容所致。在硬开关导通条件下，会产生更高的导通损耗。但在LLC 等典型应用场景中，不存在导通开关损耗，因此 CJFET 凭借其极低的导通电阻 Rdson 和关断损耗 Eoff，成为理想选择。
相比SiC MOSFET，具备极低的整流损耗
续流二极管（亦称飞轮二极管）能在开关关断、电流中断时实现反向电流通过，从而抑制感性负载两端的高压尖峰。然而，该二极管通常也是反向恢复损耗的另一个主要来源。当电路利用器件的体二极管进行续流导通时，体二极管的导通压降（on-state drop）会导致显著的导通损耗。这通常是采用同步导通方式的原因——通过将JFET沟道导通来减少损耗。
在与两款不同的 SiC MOSFET 进行相同条件的对比测试中，安森美的 CJFET展现出最低的整流关断损耗（Erec）。事实上，在使用缓冲电路的情况下，CJFET 的整流损耗随着电流升高反而呈现下降趋势。
当综合考量导通损耗 Eon, 关断损耗 Eoff, 与整流损耗 Erec 这三项关键指标时，即便 CJFET 的导通损耗较高，其总体开关损耗仍可降低多达三分之一。
CJFET 如何利用 JFET 的超低导通电阻
如前所述，安森美第四代SiC JFET 的总导通电阻仅为 SiC MOSFET 的一半。通过对比 SiC MOSFET（左图）与 SiC CJFET（右图）的平面结构图，这一战略优势带来的收益显而易见。MOSFET 存在固有沟道电阻 Rchannel ，该电阻对器件整体导通电阻的贡献高达 60%。而在共源共栅（cascode）结构的 JFET 器件中则不存在这种沟道电阻（Rchannel）。取而代之的是一个低压 MOSFET，其导通电阻 RDS(A)本身就非常低，仅占整体 RDS(on)的约 10%。通过将反向漂移从 SiC MOSFET 的体二极管中移除, CJFET 在导通电阻形成的空间和时间维度上都得以缩减。
更低的体二极管正向压降 (VF)
EliteSiC CJFET的设计可在第三象限反向恢复阶段实现自动同步整流（SR）。在此阶段，即使未对低压MOSFET施加正向偏置，其体二极管仍可在约 +0.7 V 的电压下导通。由于 JFET 本身是常开型器件，该低压即可有效将其开启。因此无论是否选择采用同步开关控制，JFET沟道始终能在第三象限导通期间提供同步整流功能。
降低导通损耗
在第三象限导通期间，SiC MOSFET 的体二极管压降明显高于CJFET。如以下两幅图所示，这是对两款典型安森美器件——1200 V/80 mΩ SiC MOSFET 与同规格（1200 V、80 mΩ）SiC CJFET——在 25°C 条件下进行的对比测试结果。
当栅极偏置电压为 0 V 时，SiC MOSFET 的漏源电压 VDS高达 4.8 V（见蓝色圆圈处）。相比之下，由于 CJFET 在第三象限自动导通，在相同 0 V 栅压和 30 A 反向电流条件下，其 VDS压降仅为约 2.45 V（见蓝色圆圈处）。因此，在死区时间（dead-time）内，CJFET的导通损耗显著更低。
极低的栅极电荷，实现更灵活的栅极驱动
共源共栅（cascode）结构通过与硅 MOSFET 栅极相连，显著提升了栅极驱动的灵活性。该结构可耐受极宽的电压范围，并内置了静电保护（ESD）功能。
假设无需将栅极驱动电压（VGS） 提升至15V：如左上图所示，仅 9V的 VGS即可近乎完全导通 SiC CJFET。因此，若仅采用 10V 而非 15V的 VGS进行驱动（如右上图所示），器件的栅极电荷（QG）将降低12 nC —— 降幅达 30%，且不会对 RDS(on)造成任何负面影响。这对于电源在轻载条件下降低高频 LLC 拓扑的栅极驱动损耗尤为重要。
SiC Combo JFET 的应用灵活性
SiC Combo JFET 是一种由低压硅 MOSFET 与高压常开型 SiC JFET 组成的复合器件。与 cascode 器件结构不同，在该组合结构中，SiC JFET 的源极连接至低压 Si MOSFET 的漏极，从而使 JFET 和 MOSFET 的栅极均可独立接入以方便控制。
使用 Combo JFET 最简便的方法，是通过单个电阻 RG将 JFET 栅极与MOSFET 源极连接。通过调节该电阻值，即可有效调控器件的开关速度。右图展示了四个并联运行的 Combo JFET 输出特性曲线，每个器件导通电流为 100A。值得注意的是，波形中未出现振荡现象，且开关速度与电流均流性能均得到了良好控制。
将 Si MOSFET堆叠在 SiC JFET之上
安森美 EliteSiC Combo JFET 将常开型 SiC JFET 与常闭型的 Si MOSFET 串联连接。但与传统做法不同的是，该器件并未在封装内部将栅极连接到源极，而是将JFET的栅极和 MOSFET 的栅极分别引出至封装外部，从而可根据具体应用需求灵活地在外部连接。
下方的剖面图展示了蓝色的 SiC JFET 芯片，它通过银烧结工艺键合至封装铜基底上。黄色的 Si MOSFET 芯片则通过银烧结工艺堆叠在 JFET 芯片的顶部。两个芯片各自的栅极分别通过独立的引脚引出封装。
未完待续，还有更多干货知识等您解锁：利用SiC CJFET代替超级结JFET、开关电源应用。
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