在近日举办的台积公司中国技术论坛上，台积电对今年以及5年内的半导体市场给出了新的预测，增长十分可观。为了迎接这场主要来自高性能计算和AI的高速增长，台积电在先进逻辑技术、3DFabric技术、特殊制程技术等方面进行了全面技术革新和市场布局。
今年1万亿美元，2030年达到1.5万亿美元
智能革命的序幕正在揭开。人工智能（AI）正从生成式AI（Generative AI）和代理式AI（Agentic AI）向物理AI（Physical AI）演进，而这一切皆由先进半导体技术无与伦比的性能与能效驱动。此前预测认为，半导体市场将在2030 年达成1 万亿美元的里程碑；但现在台积电预计，半导体市场将在今年突破1 万亿美元，并在2030 年达到1.5 万亿美元。
这一市场增长主要来自高性能计算（HPC）和AI 领域，占整体市场的55%，智能手机约占20%，汽车与物联网各占约10%。
随着AI 从训练阶段（即模型学习阶段）走向广泛应用，推理（即利用训练好的AI 进行预测或生成内容）的重要性日益提升。AI 所产生的大语言模型处理文本词元（token），例如句子中的词语或图片中的像素等，能够提升生产力并创造更多价值，进而推动对AI系统的进一步投资。这一正向循环将促进市场持续增加对支撑AI 发展的半导体产品的需求。
先进逻辑技术：2纳米持续创新
据台积电介绍，N2 已于2025 年第四季度进入量产；N2P 则按计划于2026 年下半年投入量产；搭载超级电轨的A16 预计于2026 年下半年生产就绪。超高性能三层金属-绝缘体-金属（ultra-high performance 3-plate metal-insulator-metal，UHP3MIM）电容密度超过500fF/μm2，将提升 AI/HPC 产品的电源完整性。N2X 与N2U 完成PPA 优化后将分别计划于2027 年和2028年量产。
N2U 是N2P 的延伸技术，通过设计与技术协同优化，为AI/HPC 和智能手机应用提供均衡的选择。 相较于N2P，N2U 可使速度提升3~4%，功耗降低8~10%，逻辑密度提升达3%。
晶体管架构已从平面结构演进至FinFET，目前正进一步迈向纳米片结构。在纳米片之后，垂直堆叠的nFET 与pFET，即互补场效应晶体管技术（CFET），有望成为未来的微缩候选方案。CFET 是纳米片GAA 之后的下一代晶体管结构，面向 1nm 以下 A10 节点的远期技术方案。预计2030 年后落地。
近期，台积电还展示了全球最小的可运行6T SRAM 存储单元，相比采用相近设计规则的传统纳米片设计，其占用面积（footprints）缩小约30%。 此外，台积公司还展示了包含约1,000 个晶体管的CFET 环形振荡器（ring oscillators）。
AI关键动力：TSMC 3DFabric技术CoWoS、SoW、SoIC、COUPE
台积电表示，CoWoS 技术是AI 训练和推理的关键推动力。今年，台积电宣布全球最大的5.5 倍光罩尺寸CoWoS 已进入量产，良率超过98%。未来五年，CoWoS 技术将逐年迭代并扩大尺寸，以整合更多逻辑和HBM 晶粒。可整合20 个HBM 的14 倍光罩尺寸CoWoS 将于2028 年量产。可整合24 个HBM、超过14 倍光罩尺寸的版本预计于2029 年准备就绪。
系统级晶圆（TSMC-SoW™）技术是一项创新的晶圆级整合技术，能够整合逻辑与HBM 晶粒，以满足AI 训练对运算能力日益增长的需求。SoW 可将中介层尺寸扩展至超过40 倍光罩尺寸，支持多达64 个 HBM 和16 个运算芯片的集成，并为实现完整的系统整合提供极佳的替代平台。
用于逻辑晶粒整合的SoW-P 自2024 年起开始量产。更先进的SoW-X 技术可整合逻辑与 HBM 晶粒，预计于2029 年就绪。
相比采用2.5D 互连的CoWoS，具备3D 互连的SoIC 可提供56 倍的互连密度和5 倍的功耗效率。采用9μm 键合间距的N7 对N7 SoIC 自2023 年起开始量产，6μm 键合间距版本于2025 年进入量产。SoIC 技术将持续微缩，计划于2028 年实现6μm 键合间距的N2 对 N2 堆叠量产，并于2029 年实现4 .5μm 键合间距的A14 对A14 堆叠。
紧凑型通用光子引擎（COUPE™）技术是实现共封装光学（CPO）的核心解决方案。与传统铜线相比，基板上搭载 COUPE 的CPO 可提供4 倍的功耗效率且减少90%的延迟。将COUPE 技术应用于中介层，性能可进一步提升，实现10 倍的功耗效率，并减少95%的延迟。
全球首款搭载COUPE 技术的200Gbps 微环调制器（MRM）将于2026 年进入量产。采用 COUPE 技术的MRM 在优异的制程控制下，误码率低于1E-08。此外，台积电将持续扩展该技术，以实现400Gbps 调制器、多波长技术和多列光纤阵列单元，并于2030 年实现4Tbps/mm 的带宽密度。
特殊制程技术：汽车、射频、非易失性存储器、显示技术
在汽车领域，台积公司先进汽车技术覆盖N3A、N2A等。其中，N3A 是目前汽车领域中最先进的逻辑制程，预计有超过10 个新设计定案（tape-outs）；N3A 已于2025 年第四季度完成汽车应用认证。
N2P“Auto-Use”制程设计套件（PDK），支持自动驾驶汽车及新兴物理AI应用的启动设计程序。基于N2P 的N2A 是首个应用于汽车领域的纳米片技术，预计于2028 年第一季度完成认证。
台积电具有在业界领先的先进射频（RF）技术，N4CRF 是目前最先进的RF CMOS 技术。与N6 RF+相比，N4CRF 可为智能手机和AI 驱动眼镜等数字密集型（digital-intensive）RF SoC 产品降低39%的功耗，并缩小33%的面积。
新开发的功能包括0 .5V 标准单元、提升15%fmax 的高增益FET，以及降低30%噪声的低噪声FET。
非易失性存储器技术正向MRAM 和RRAM 演进，从40/28/22 纳米持续微缩至16/12 纳米。在存储方面，台积电40/28/22 纳米的RRAM 自2022 年开始量产。 12 纳米的RRAM 已准备推进客户设计定案。28/22 纳米的RRAM 已通过Automotive Grade-1认证。12 纳米RRAM Auto预计于2026 年底推出。
22 纳米的MRAM 已量产，16 纳米MRAM 已准备推进客户设计定案。 旨在提升逻辑密度和效能的12 纳米MRAM 正处于开发阶段，预计于2026年底准备就绪。
在显示技术方面，台积公司宣布推出业界首个FinFET 高压平台，用于可折叠/轻薄OLED和AR 眼镜。与N28HV 相比，N16HV 预计可将栅极密度提高41%，并为高端智能手机降低35%的功耗。
N16HV 还可为近眼显示引擎背板提供技术平台，与28 纳米相比，可缩小40%的芯片面积并降低20%的功耗。
加速晶圆厂扩建与绿色制造
为支持客户对AI 和HPC 的强劲需求，台积公司持续加速晶圆厂扩建。N2/A16 产能预计将快速爬坡，2026 年至2028 年实现70%的年复合增长率。
2022 年至2027 年，以25%的年复合增长率扩充N3 和N5 制程产能，以支持客户的业务增长。
得益于研发与制造部门之间紧密的团队合作，预计N2 第一年的晶圆产量将比N3 同期高出45%。
2022 年至2026 年，台积公司客户对AI 加速器（AI accelerator）的需求量增长了11 倍，对大晶粒芯片晶圆（large die wafer）需求增长6 倍。
此外，台积电正积极扩充CoWoS 和SoIC 产能，2022 年至2027 年年复合增长率将超过80%，以满足强劲的AI 应用需求。
从2017 年至2024 年，公司平均每年建设四期新的晶圆厂。在2026 年，加快了产能扩建的步伐，计划建设九期新的晶圆厂。在中国大陆，将持续提供16 和28 纳米的产能，以支持各行业的客户创新。
在绿色可持续制造布局上，台积公司围绕碳排放、资源循环、水资源管理制定清晰中长期规划并落地阶段性成果。减碳方面，企业遵循科学碳目标推进绝对减排，定下 2050 年实现净零排放的长远目标，2025 年已完成 380 万公吨二氧化碳当量减排；资源循环领域持续研发废弃物再生技术，力争 2030 年厂内资源回收率达 70%，依托零废制造中心与特种化学品复用，2025 年回收率达 33%；水资源管理通过再生水、海水淡化等多元方案，计划 2040 年达成 100% 水资源正效益，2025 年已实现 20% 水资源正效益、18% 再生水利用率。
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